近日，SEMICON China 2026國際半導(dǎo)體展在上海召開。

作為該屆展會(huì)的重要論壇之一，異構(gòu)集成（先進(jìn)封裝）國際會(huì)議以“AI算力與CPO”為主題，匯聚全球產(chǎn)業(yè)領(lǐng)袖和行業(yè)專家，聚焦AI算力爆發(fā)與帶寬升級(jí)核心需求，深度解析2.5D/3D異構(gòu)集成、CPO硅光、HBM、Chiplet與UCIe等關(guān)鍵技術(shù)，深度解析從需求痛點(diǎn)到技術(shù)方案的必然路徑。

SEMI中國總裁馮莉在致辭環(huán)節(jié)指出，當(dāng)下AI算力每3.5個(gè)月翻倍、HPC數(shù)據(jù)中心帶寬需求隨之突破100Tbps，傳統(tǒng)封裝技術(shù)已難以承載下一代產(chǎn)業(yè)需求，這使得異構(gòu)集成（HI）成為必然選擇。2026年全球先進(jìn)封裝市場將超700億美元，其增長本質(zhì)是技術(shù)對(duì)需求的精準(zhǔn)響應(yīng)。

在異質(zhì)異構(gòu)集成賦能AI創(chuàng)新的主旨演講環(huán)節(jié)，宏茂微電子首席技術(shù)專家郭一凡介紹了2.5D異構(gòu)集成先進(jìn)封裝解決方案及發(fā)展趨勢。他認(rèn)為AI需求不是泡沫，投資規(guī)模持續(xù)增長，投資回報(bào)正在發(fā)生，但AI營收提升如今仍受限于互聯(lián)帶寬（BW）瓶頸，Chiplet+高密度互聯(lián)異構(gòu)集成已成為提升AI算力的最佳途徑。

同時(shí)，他詳解了2.5D封裝中CoWoS-R、CoWoS-S、CoWoS-L片間互聯(lián)技術(shù)的優(yōu)劣勢，相較FC封裝可大幅提高帶寬，但也大幅增加了封裝成本。Chiplet先進(jìn)封裝技術(shù)中，隨著Scale-up w/CPO超節(jié)點(diǎn)架構(gòu)應(yīng)用，系統(tǒng)集成度不斷提升，中介層尺寸不斷增大，晶圓（Wafer）中介層面積利用率急劇惡化，板級(jí)（Panel）制程勢在必行，并強(qiáng)調(diào)高密度板級(jí)封裝是未來高算力異構(gòu)集成的有效解決方案。

在武漢新芯集成電路股份有限公司代工業(yè)務(wù)處市場總監(jiān)郭曉超看來，先進(jìn)封裝市場特別是2.5D/3D領(lǐng)域正快速擴(kuò)張，行業(yè)主流方案已從CoWoS-S向CoWoS-L、SoW及3.5D XDSiP演進(jìn)，集成規(guī)模不斷擴(kuò)大，混合鍵合是實(shí)現(xiàn)高密度互連的關(guān)鍵。

隨后她重點(diǎn)分享了晶圓級(jí)混合鍵合面臨的工藝挑戰(zhàn)包括散熱路徑復(fù)雜、散熱通道微縮、復(fù)雜材料也帶來了應(yīng)力分析方面的挑戰(zhàn)。三維集成技術(shù)的設(shè)計(jì)流程將從標(biāo)準(zhǔn)化向客制化轉(zhuǎn)變，設(shè)計(jì)仿真需覆蓋跨尺度、多物理場耦合。最后，她強(qiáng)調(diào)，異質(zhì)集成混合鍵合是提升算力的核心技術(shù)，不僅需要晶圓廠的工藝突破，更是需要設(shè)計(jì)方法論、材料、設(shè)備共同合作的團(tuán)體賽。

在CPO和硅光專題演講環(huán)節(jié)。新加坡微電子研究院總監(jiān)Dr. Patrick Poa在演講主題中介紹，隨著AI模型規(guī)模擴(kuò)張，互連帶寬已成為系統(tǒng)瓶頸——過去三十年間計(jì)算性能提升6萬倍，而互連帶寬僅增長30倍。共封裝光學(xué)（CPO）通過將光引擎緊鄰交換芯片放置，將電氣傳輸距離縮短至10毫米以內(nèi)，顯著降低功耗。隨后他介紹了CPO性能提升的四大支柱：數(shù)據(jù)速率向超過400G/lane演進(jìn)；互連從微凸點(diǎn)向混合鍵合演進(jìn)；光中介層向更高密度的TDV/TSV方案演進(jìn)；光耦合方案在邊緣耦合與垂直耦合間權(quán)衡。在材料與工藝層面，硅光子正逼近200G/lane極限，需引入InP、Ge、SiN、TFLN等異質(zhì)材料。TFLN調(diào)制器與SiN波導(dǎo)的集成，將支持從1.6Tb/s到25.6Tb/s的CPO路線圖演進(jìn)。

IDTechEx首席研究顧問何曉溪闡述，在技術(shù)路徑對(duì)比中，硅光相較于InP方案具備更高的制造規(guī)模與可靠性，通過異質(zhì)鍵合將激光器與調(diào)制器分離，有效降低熱串?dāng)_風(fēng)險(xiǎn)，薄膜鈮酸鋰(TFLN)調(diào)制器方案已實(shí)現(xiàn)110GHz帶寬，打破了“硅光太慢”的傳統(tǒng)認(rèn)知。何曉溪認(rèn)為，CPO是異構(gòu)集成在光電領(lǐng)域的典型應(yīng)用，2D與3D集成方案正逐步成熟，將成為下一代AI集群突破帶寬瓶頸的核心技術(shù)。

在HBM與AI算力封裝專題演講環(huán)節(jié)，ERS electronic GmbH首席執(zhí)行官Laurent Giai-Miniet介紹了ERS在晶圓針測與先進(jìn)封裝領(lǐng)域的技術(shù)布局。在先進(jìn)封裝領(lǐng)域，從晶圓級(jí)向面板級(jí)過渡已成為提升產(chǎn)能效率的重要方向，但面板尺寸放大帶來的翹曲問題尤為突出，需通過精準(zhǔn)的溫控與機(jī)械校正手段加以解決。在晶圓針測環(huán)節(jié)，AI與HPC芯片的功耗持續(xù)攀升，單芯片測試功耗增加，對(duì)測試環(huán)節(jié)的溫度均勻性、散熱能力以及溫區(qū)覆蓋范圍提出了更高要求，液冷等高效散熱手段正成為行業(yè)標(biāo)配。

Comet市場營銷與產(chǎn)品戰(zhàn)略副總裁Isabella Drolz以《重構(gòu)HBM封裝三維檢測》為題，指出對(duì)先進(jìn)封裝而言，零缺陷已成為行業(yè)剛需，X射線檢測與AI算法的深度融合，正推動(dòng)半導(dǎo)體檢測從離線故障分析向在線過程控制演進(jìn)。以TSV為例，直徑10微米、深寬比10:1的通孔中，2微米級(jí)空洞的識(shí)別已可自動(dòng)完成。

他認(rèn)為，在芯片級(jí)封裝中，3D bump metrology可精確測量焊球偏移、橋接、枕頭效應(yīng)等缺陷，為工藝調(diào)整提供量化依據(jù)。X射線檢測正從單一的失效分析工具，演變?yōu)樨灤┕に囬_發(fā)與量產(chǎn)監(jiān)控的全流程賦能平臺(tái)，這對(duì)于HBM等復(fù)雜多層堆疊封裝尤為重要。